第六届集创赛——STIC杯

STIC杯

一、杯赛题目：围栅纳米片器件工艺实现方案设计

二、参赛组别：A组，B组

三、赛题背景:

随着集成电路技术的不断发展，CMOS器件尺寸不断缩小，FinFET成为工业界14-5纳米节点的主流工艺技术。当发展到3纳米以下技术节点时，器件需要采用栅控能力更强的结构，围栅纳米片器件与FinFET工艺兼容性较好，有望成为3纳米以下技术节点采用的器件结构类型。

四、赛题任务：

在不局限于最小关键尺寸的前提下，设计一套实现围栅纳米片器件的完整工艺流程方案。完整工艺流程方案需包含N/PFET两种类型围栅纳米片的实现、栅侧墙的方案、N/PFET的集成方案、源漏实现方案、器件源漏及栅的外接方案。

五、设计指标：

1. 工艺流程：实现完整的包含N/PFET两种类型围栅纳米片器件的工艺流程方案。

2. 工艺参数：针对围栅纳米片器件的关键工艺，需有简要的工艺参数描述（如SiGe/Si高选择性刻蚀，刻蚀选择比大于50等）。

3. 材料：简要描述工艺流程中各项工艺所用材料（如高应力SiN、低介电常数的SiOC、高介电常数HfO2等）。

4. 工艺流程图：针对工艺流程方案，有完整清晰的工艺流程剖面图。

5. 版图设计：N/PFET器件的版图设计方案。版图设计应与工艺实现匹配。

6. 优化指标：

1) 工艺方案的创新性。

2) 工艺方案的可行性。

3) 多种阈值电压调节方案（N/PFET各2种阈值电压）。

4) 简要描述工艺过程中采用的设备类型及名称。（如ICP各向异性刻蚀设备、FCVD SiO2、高选择比SiGe各向同性干法刻蚀等）。

5) 基于所设计的工艺流程及版图设计方案的N/PFET器件的商用TCAD工艺仿真结果。

6) 与工艺匹配的反相器或SRAM单元电路的版图设计。

7) 获得器件的电学性能仿真结果。

六、附加题或进阶指标：

1. 梳理出围栅纳米片器件及工艺中的困难与挑战，提出创新性解决方案。

2. 围栅纳米片器件的完整工艺方案包含Core/IO两种器件的混合集成以及器件后段互连方案，其中IO器件如果采用1.2/1.8/2.5V电压时，如何实现与Core围栅器件的混合集成。

七、杯赛阶段及提交内容：

1. 中期汇报

1) 中期报告。（具体格式届时通知）

2. 初赛和企业技术评分：

1) 汇报PPT：项目介绍、关键技术介绍、性能指标完成性展示、创新性等。

2) 详细设计方案（PPT或word文件）：工艺流程图、工艺流程设计方案、关键工艺及考核指标实现方式。

3) 版图设计文件（PPT或gds文件）：基于所设计方案的版图设计示意图。

4) 仿真验证文件（word文件）：基于所设计方案的工艺/电学仿真结果和文件。（如有）

3. 分赛区决赛提交内容

1) 汇报PPT：项目介绍、关键技术介绍、性能指标完成性展示、创新性等。

2) 详细设计方案（PPT或word文件）：工艺流程图、工艺流程设计方案、关键工艺及考核指标实现方式。

3) 版图设计文件（PPT或gds文件）：基于所设计方案的版图设计。

4) 仿真验证文件（word文件）：基于所设计方案的工艺/电学仿真结果和文件。（如有）

4. 总决赛提交内容

1) 汇报PPT：项目介绍、关键技术介绍、性能指标完成性展示、创新性等。

2) 详细设计方案（PPT/word文件）：工艺流程图、详细的工艺流程设计方案、关键工艺及考核指标实现方式。

3) 版图设计文件（gds文件）：基于所设计方案的围栅纳米片器件及SRAM单元电路（如有）的版图设计文件。

4) 仿真验证文件（word或PPT文件）：基于所设计方案的围栅纳米片器件工艺仿真/电学仿真的结果和文件；反相器或SRAM单元电路的仿真验证结果和文件。（如有）

八、评分标准：

九、参考资料：

        1.BANNA S. Scaling challenges and solutions beyond 10nm[C]// 2016 IEEE International Conference on Electron Devices and Solid-State Circuits(EDSSC). IEEE,2016: 181-186.

        2.IRDS™ Technical Community. International roadmap for devices and systems(IRDS)[R]. IEEE,2020.

        3.BAE G, BAE D I, KANG M, et al. 3nm GAA technology featuring Multi-Bridge-Channel FET for low power and high performance applications[C]// International Electron Device Meeting. IEEE,2018:656-659.

        4.LOUBET N, HOOK T, MONTANINI P, et al. Stacked Nanosheet Gate-All-Around transistor to enable scaling beyond FinFET[C]// 2017 Symposium on VLSI Technology. IEEE, 2017: 230-231.

十、其他注意事项：

1. 参加企业命题杯赛的作品，杯赛企业有权优先共享参加本企业杯赛及单项奖获奖团队作品的知识产权。

2. 大赛组委会和杯赛企业对参赛作品的提交材料拥有使用权和展示权，提交材料的使用与展示范围，大赛组委会、杯赛企业、参赛团队协商确定。

3. 参赛项目可以参考现有公开发表的文献和论文内容，但应当在技术论文和答辩PPT中注明来源，且不能将参考的内容作为自己作品的创新部分。

（请参赛团队务必添加所报名杯赛的答疑群中，以便及时获取杯赛最新通知及进展，群号码及入群方式：点击查看）