第八届集创赛杯赛题目——芯原杯
芯原杯
一、杯赛题目：8位高速SAR ADC 设计
二、参赛组别：A组、B组
三、赛题任务：
设计一款可以用于高速数据采集的8位SAR ADC，可以是纯SAR ADC架构，也可以是SAR ADC与其他类型的混合架构。该电路可以广泛适用于高速SerDes（串并转换器）及各种高速数据传输的场景应用，实现高速ADC的自主可控。
四、设计指标
8位高速 SAR ADC的设计：
1. 结温： -40℃~+ 125℃
2. 工艺： 40nm(没有40nm PDK, 其它工艺也可以, 评分会酌情考虑工艺的影响，详情可见评分标准-附加题-工艺评分)
3. ADC分辨率 : 8 位
4. 吞吐率：>=10GSPS(ADC转换率10GHz)
5. 工作电压：电源1.0v(其它工艺PDK, 选该工艺的typical core voltage) +/-10%，地0V。如果设计需要, 也可以使用IO Voltage, 评分会考虑使用合理性和其代价.
6. 输入信号频率：<=7.5GHz(输入信号带宽,奈奎斯特带宽5Ghz)
7. 输入信号幅度(Vpp-diff): 1V (peak-peak, 差分, vip-vin的范围在-0.5V ~ 0.5V )
8. 输入共模信号: VDD/2
9. 输入信号为理想差分正弦信号,不需要加输入信号buffer, input 直接驱动T/H.
10. ADC参考电压大小: Vrefp-Vrefn=0.5V (和输入信号FS匹配)
11. ADC参考电压生成电路: 设计了该电路会酌情加分。用理想的电压，没有加分。
12. 输入时钟: 1个单相位10GHz理想时钟(设计了多相位时钟生成电路会酌情加分)，用理想的多相位时钟也可以，但是没有电路加分。题目要评估至少3种极限PVT corner，需考虑corner对时钟和ADC的影响。
13. ADC output combiner: 用理想器件/verilog/verilog-A/真实电路都可以,只要方便做FFT。
14. 增益误差: <=+/-1%
15. 输入失调电压：<+/-2.5mV
16. 微分非线性：<+/-1LSB
17. 积分非线性：<+/-2LSB
18. 架构：TI-SAR （推荐，非必须）
19. 信噪失真比：31.86dB @ fin=4GHz~5GHz，34.8dB@fin=100MHz（典型值）
20. 无杂散动态范围：40dB @ fin=4GHz~5GHz，45dB@fin=100MHz (典型值)
21. 功耗(ADC core)：<200mW
22. 功耗(参考电压生成电路&多相位时钟生成电路): 考虑不同的实现结构，单独评分。
五、附加题或进阶指标：
1. 吞吐率：可提升为>=14GSPS
2. 积分非线性：可提升为<+/-1LSB
3. 输入信号频率：可提升为<=10GHz
4. 功耗：可提升为<160mW
5. 支持失调校准
6. 支持增益误差校准
7. 支持偏移校准
8. 多相位时钟生成电路,
9. 参考电压生成电路
六、杯赛阶段及提交内容
1. 中期汇报
2. 初赛和企业技术评分
技术文档和设计数据，包括：详细设计方案——系统架构分析、关键技术原理分析及电路指标要求；系统Matlab建模文件和模型仿真报告；电路设计库和仿真库；电路前仿真报告；
3. 分赛区决赛提交内容
(1) 汇报PPT：项目介绍、关键技术介绍、性能指标
(2) 技术文档和设计数据：同上，另增加版图设计和后仿真报告
4. 总决赛提交内容
(1) 汇报PPT：项目介绍、关键技术介绍、性能指标
(2) 技术文档和设计数据：同上，另增加版图设计和后仿真报告
5. 技术文档和设计数据：同上
七、评分标准：
大项 | 内容 | 分值 | 评分要求 |
性能指标 （60分） | 1.电路指标 | 40分 | 满足工作模式下SAR ADC指标。 （极限PVT，至少覆盖以下3种情况：T=125℃、Process=FF、VDD=1.1V；T=-40℃、Process=SS、VDD=0.9V；T=27℃、Process=TT、VDD=1.0V） 分辨率； 吞吐率； 信噪失真比； 功耗(ADC core)； 功耗(参考电压生成电路&多相位时钟生成电路)；
|
2.系统建模 | 10分 | 1. Matlab建模（噪声等非理想因素） | |
3.设计完整性 | 10分 | 1. 完整的电路图 | |
2. 完整的设计方案、仿真分析报告 | |||
优化指标 （15分） | 1.优化目标 | 15分 | 1. 创新性：电路架构是否有创新； |
2. FOMW:P/(fs*2^ENOB)越优越好； | |||
3. 版图设计（DRC/LVS验证）和后仿真报告 | |||
文档与现场表现 （25分） | 1.现场答辩和演示 | 15分 | 1. 答辩和问答表现； 2. 现场演示效果； |
2.文档质量 | 10分 | 1.仿真验证报告内容详细充分 | |
2.汇报PPT重点突出、条理清晰 | |||
3. 设计方案原理分析合理、逻辑清晰 | |||
附加题 （30分） | 吞吐量和输入频率可提升，工艺评分, 多相位时钟生成电路, 参考电压生成电路 | 10分 | 输入频率； 吞吐率； 信噪失真比； 功耗； 多相位时钟生成电路； 参考电压生成电路； |
| 10分 | 工艺评分. 下面的评分区间仅供参考. 会酌情考虑工艺的影响 65nm~130nm: 7~10 40nm~65nm: 5~7 28nm~40nm: 3~5 14nm~28nm: 0~3 7nm~14nm: 0 | ||
10分 | 完整的电路图(多相位时钟生成电路, 参考电压生成电路)； 完整的设计方案(多相位时钟生成电路, 参考电压生成电路)； 典型仿真分析报告； |
八、参考资料
1. V. H.-C. Chen and L. Pileggi, “A 69.5mW 20GS/s 6b time-interleaved ADC with embedded time-to-digital calibration in 32nm CMOS SOI,” in IEEE ISSCC Dig. Tech. Papers, San Francisco, California, Feb. 2014, p. 22.2.
2. L. Kull et al., “A 90GS/s 8b 667mw 64x interleaved SAR ADC in 32nm digital SOI CMOS,” in IEEE ISSCC Dig. Tech. Papers, San Francisco, California, Feb. 2014, pp. 89–92
九、其他注意事项：
1. 参加企业命题杯赛的作品，杯赛出题企业有权在同等条件下优先购买参加本企业杯赛及单项奖获奖团队作品的知识产权。
2. 大赛组委会和杯赛企业对参赛作品提交的材料拥有使用权和展示权。
参赛项目可以参考现有公开发表的文献和论文内容，但应当在技术论文和答辩PPT中注明来源，且不能将参考的内容作为自己作品的创新部分。
（请参赛团队务必添加报名杯赛的答疑钉钉群中，以便及时获取杯赛最新通知及进展，群号码及入群方式：点击查看）
