第九届集创赛杯赛题目——IEEE杯
IEEE杯
一、杯赛题目：高速串行接口接收机模拟前端
二、参赛组别：A组、B组
三、赛题背景
1．智能汽车、物联网、数据中心、人工智能等领域高速发展，产生大量数据交互需求，人们对数据传输的带宽和能效有了越来越高的要求。
2．高速串行接口电路是一种专用于高效的传输数据的电路，其应用广泛，能够实现芯片间通讯和板间通讯。
3．高速串行接口发射机发射串行数据，经过有线信道传输，由接收机接收数据并将数据恢复出来。
四、赛题介绍
1．信号经过信道损耗，幅度大幅衰减，为了能够正确的恢复出数据，需要对接收传输的高速数据信号，提供增益和均衡。均衡是高速串行接口电路的核心功能之一。
2．高速串行接口接收机的模拟前端一般由输入端接、连续时间均衡器和可变增益放大器（Variable Gain Amplifier， VGA）三部分组成。其中，连续时间均衡器常采用连续时间线性均衡器（Continuous-Time Linear Equalizer, CLTE）实现。
Eye without CTLE Eye after CTLE
3．CTLE+VGA的一种典型结构：基于源简并的模拟前端
（1）一级CTLE+两级VGA，通过控制源简并电感和电容控制均衡和增益
（2）采用shunt inductor拓展带宽
（3）在SerDes中较常用到，具备结构简单的优点，但输出摆幅受限
4．基于Gm-TIA架构的CTLE和VGA
（1）每一级放大有Gm单元和TIA单元组成，有利于低压操作。Gm单元可以同时使用到PMOS和NMOS
（2）TIA单元看进去阻抗为低阻，Gm单元输出节点电压幅度不大，有利于提高线性度
（3）TIA单元输出摆幅可以较大
（4）反馈电阻可以串联电感提升带宽
5．基于反相器架构的CTLE和VGA
（1）使用反馈接法的反相器做负载
（2）节省电感、电容和电阻等无源器件的面积
（3）低通路径和高通路径相加产生peaking的零极点
（4）可以通过在两个支路间分配Gm来控制DC增益和低频增益
五、指标要求
1．系统组成：输入端接、输入AC耦合、CTLE、VGA
2．性能指标要求：
（1）工艺：65nm CMOS
（2）电源电压：1.2V
（3）输入端接：差分100欧姆，具备片上隔直电容
（4）输入电容：PAD电容60fF，ESD电容100fF
（5）数据率：支持100Gbps PAM4信号
（6）输入信号幅度：支持不小于差分1.0Vp2p的输入信号幅度
（7）均衡能力：Nyquist频率处可提供3~12dB的peaking
（8）功耗：低于20mW
六、作品提交要求
1. 初赛和企业技术评分：提交技术文档和设计数据，包括如下内容：
(1) 文献调研，选定高速串行接口接收机模拟前端的架构
(2) 核心电路原理与原理图仿真：文档和设计数据
(3) 版图实现与后仿真：文档说明和设计数据
(4) 总结：设计的特点、实现了的性能分析，与改进建议等
2. 分赛区决赛、全国总决赛提交内容
(1) 汇报PPT：项目介绍、关键技术介绍、性能指标
(2) 技术文档和设计数据：同上
七、评分标准
内容 | 分值 | 评分标准 |
1.完成高速串行接口接收机模拟前端电路的调研 | 20 | 了解目前实现高速串行接口接收机模拟前端电路几种主要方法 理解高速串行接口接收机模拟前端电路工作原理 完成电路架构的选择并阐述原因 |
2.完成高速串行接口接收机模拟前端电路的完整电路设计（前仿） | 30 | 画出电路系统框图 完成原理图的电路设计（电感、变压器等无源器件可使用合理的带Q模型） 实现目标性能指标 |
3.完成高速串行接口接收机模拟前端电路电路的版图设计（后仿） | 40 | 版图实现 EM仿真无源元件 后仿获得整体指标 采用插损信道模型仿真眼图进行性能验证 |
4.创新点 | 10 | 针对现有结构的改进和创新 |
八、参考资料
1．B. Ye et al., “A 2.29-pJ/b 112-Gb/s Wireline Transceiver With RX Four-Tap FFE for Medium-Reach Applications in 28-nm CMOS,” in IEEE Journal of Solid-State Circuits, vol. 58, no. 1, pp. 19-29, Jan. 2023.
2．Y. Segal et al., "A 1.41pJ/b 224Gb/s PAM-4 SerDes Receiver with 31dB Loss Compensation," 2022 IEEE International Solid-State Circuits Conference (ISSCC), 2022, pp. 114-116.
3．P. Mishra et al., "A 112Gb/s ADC-DSP-Based PAM-4 Transceiver for Long-Reach Applications with >40dB Channel Loss in 7nm FinFET," 2021 IEEE International Solid-State Circuits Conference (ISSCC), 2021, pp. 138-140.
4．D. Pfaff et al., "A 224Gb/s 3pJ/b 40dB Insertion Loss Transceiver in 3nm FinFET CMOS," 2024 IEEE International Solid-State Circuits Conference (ISSCC), 2024, pp. 128-130.
5．X. Luo et al., "A 224Gb/s/wire Single-Ended PAM-4 Transceiver Front-End with 29dB Equalization for 800GbE/1.6TbE," 2024 IEEE International Solid-State Circuits Conference (ISSCC), 2024, pp. 132-134.
九、参赛说明
1．参加企业命题杯赛的作品，杯赛出题企业有权在同等条件下优先购买参加本企业杯赛及单项奖获奖团队作品的知识产权。
2．大赛组委会和杯赛企业对参赛作品的提交材料拥有使用权和展示权。
3．参赛项目可以参考现有公开发表的文献和论文内容，但应当在技术论文和答辩PPT中注明来源，且不能将参考的内容作为自己作品的创新部分。
（请参赛团队务必有一名成员添加报名杯赛的答疑钉钉群中，以便及时获取杯赛最新通知及进展，避免遗漏重要信息，群号码及入群方式：点击查看）
