第九届集创赛杯赛题目——叩持杯

叩持杯

一、杯赛题目：基于USB 2.0协议的数据链路层模块设计

二、参赛组别：A组、B组

三、杯赛内容

USB协议是一种广泛应用于个人电脑和外部设备之间的连接标准，它定义了数据传输的速率、电缆规格以及如何连接和通信，不仅提供了高效的数据传输机制，还通过其灵活的设备架构支持多种类型的外设接入计算机系统。本赛题基于USB 2.0协议设计数据链路层模块，具体说明及要求如下：

1．根据提供的模块功能需求，完成数据链路层模块的设计文档，框图中应包含具体的端口信息标识，模块交互标识。

2．数据链路层模块功能及子模块划分描述如下：

（1）crc5_r模块：接收来自物理层的令牌包和握手包，以保证传输的控制内容无误；

（2）crc16_r模块：接收来自物理层的数据包，以保证传输的数据内容无误；

（3）crc5_t模块：用于组装令牌包和握手包；

（4）control_t模块：用于控制切换发送包类型，数据包/令牌包/握手包；

（5）link_ctrl模块：用于控制rx_data_on / tx_data_on / rx_handshakeon, and d_oe等信号是否使能。

3．在设计及仿真自测流程完毕的基础上，后端flow完成基于Innovus的APR环境搭建，完成设计初始化并检查网表、时序等，完成FloorPlan阶段对芯片面积规划以及IO port的摆放，完成时钟树单元及NDR绕线规则的指定、配置CTS相关参数及设置，配置Route相关option及参数并完成最终绕线，完成postRoute阶段的优化工作，完成PR之后的STA相关工作。要求完成后端基本流程实现，并经过多次优化，输出netlist、def和lib等文件。

4．interface description

Port

width

direction

description

clk

1

input

system clk

rst_n

1

input

system reset,active low

Register

self_addr

7

input


ms

1

input

1：master   0:slave

time_threshold

16

input

How long can wait for a packet

delay_threshole

6

input


crc5_err

1

output


time_out

1

output


d_oe

1

output


Interface with phy

rx_lp_sop

1

input


rx_lp_eop

1

input


rx_lp_valid

1

input


rx_lp_ready

1

output


rx_lp_data

8

input


tx_lp_sop

1

output


tx_lp_eop

1

output


tx_lp_valid

1

output


tx_lp_ready

1

input


tx_lp_data

8

output


tx_lp_cancle

1

output


With link layer

rx_pid_en

1

output


rx_pid

4

output


rx_endp

4

output


rx_lt_sop

1

output


rx_lt_eop

1

output


rx_lt_valid

1

output


rx_lt_ready

1

input


rx_lt_data

8

output


tx_pid

4

input


tx_addr

7

input


tx_endp

4

input


tx_valid

1

input


tx_ready

1

output


tx_lt_sop

1

input


tx_lt_eop

1

input


tx_lt_valid

1

input


tx_lt_ready

1

output


tx_lt_data

8

input


tx_lt_cancle

1

input


上述表格中列出link_layer模块的端口信号，请严格按照接口要求进行设计，并补充信号含义，具体的接口时序和波形文件详见服务器fsdb文档。

5．项目支持

主办方提供服务器及仿真相关环境支持，包括：

（1）项目初级、中级、高级阶段所需EDA工具支持：VCS、Verdi；及仿真case对应的fsdb文件等；

（2）项目中级阶段、高级阶段所需TSMC 65nm工艺库相关文件；EDA工具支持：VCS、Verdi、Design Compiler、Prime Time、StartRc、Formality、innovus等；AMBA协议文档参考。


四、阶段及提交内容

1．初级/初赛：

（1）作品PPT及项目总结报告（团队介绍、团队分工、项目研发情况、设计方案的概要说明、项目成果说明）；

（2）设计方案（模块功能介绍、模块设计架构图、功能划分等）及RTL代码文件，仿真波形文件及分析报告 ，要求实现case0仿真。

2．中级/分赛区决赛：

（1）作品PPT及项目总结报告（团队介绍、团队分工、项目研发情况、设计方案的概要说明、项目成果说明）；

（2）设计方案（模块功能介绍、模块设计架构图、功能划分等）及RTL代码文件，仿真波形文件及分析报告，要求实现case1及case2仿真；

（3）后端输出综合结果。

3．高级/全国总决赛

（1）作品PPT及项目总结报告（团队介绍、团队分工、项目研发情况、设计方案的概要说明、项目成果说明）；

（2）设计方案（模块功能介绍、模块设计架构图、功能划分等）及RTL代码文件，仿真波形文件及分析报告，要求实现case0、case1、case2及case3仿真；

（3）后端输出netlist、def和lib等文件。

以上提交内容应对照评分规则，根据自己作品的情况合理规划设计报告、设计内容以及现场答辩和演示的内容，以便评审专家更好的理解作品。


五、评分规则

1．初级/初赛

内容

分值

评分要求

1.完成数据链路层模块的设计文档

40分

1.输出数据链路层模块的设计框图，要求设计框架结构清晰；数据流、控制流标识准确；port及子模块交互信号标识完整。（15分）

2.各子模块重点控制信号在设计文档中应有时序说明及设计思路详解（25分）。

2.完成子模块功能实现及RTL代码设计

60分

1.输出子模块RTL代码文件。（30分）

2.case0功能仿真无误，有仿真结果说明及详细分析文档。（30分）

2．中级/分赛区决赛

内容

分值

评分依据

1.完成数据链路层模块的设计文档

20分

1.输出数据链路层模块的设计框图，要求设计框架结构清晰；数据流、控制流标识准确；port及子模块交互信号标识完整。（5分）

2.各子模块重点控制信号在设计文档中应有时序说明及设计思路详解（15分）。

2.完成子模块功能实现及RTL代码设计

30分

1.输出子模块RTL代码文件。（10分）

2.case1/case2功能仿真无误，有仿真结果说明及详细分析文档。（20分）

3.完成数据链路层模块综合流程

30分

1.完成设计模块综合流程，并展示优化方案。（10分）

2.输出netlist文件。（10分）

3.综合频率指定为100Mhz。（10分）

3.答辩和现场演示

20分

1.表述清晰度和流畅度。（10分）

2.项目成果展示中的问答表现。（10分）

3．高级/全国总决赛

内容

分值

评分依据

1.完成数据链路层模块的设计文档

30分

1.输出数据链路层模块的设计框图，要求设计框架结构清晰；数据流、控制流标识准确；port及子模块交互信号标识完整。（5分）

2.各子模块重点控制信号在设计文档中应有时序说明及设计思路详解（25分）。

2.完成子模块功能实现及RTL代码设计

20分

1.输出子模块RTL代码文件。（10分）

2.case0/case1/case2/case3功能仿真无误，有仿真结果说明及详细分析文档。（10分）

3.完成数据链路层模块后端实现流程

40分

1.完成后端基本流程，并展示优化方案。（10分）

2.评估模块的时序、功耗、面积以及物理设计规则等是否满足signoff要求，综合频率指定为100Mhz，输出netlist、def和lib等文件。（30分）

4.答辩和现场演示

20分

1.表述清晰度和流畅度。（8分）

2.项目成果展示中的问答表现。（8分）

3.团队协作管理（4分）


六、其他注意事项

1．参加企业命题杯赛的作品，杯赛出题企业有权在同等条件下优先购买参加本企业杯赛及单项奖获奖团队作品的知识产权。

2．大赛组委会和杯赛企业对参赛作品提交的材料，在大赛相关环节中有使用权和展示权。

3．参赛项目可以参考现有公开发表的文献和论文内容，但应当在技术论文和答辩PPT中注明来源，且不能将参考的内容作为自己作品的创新部分。


（请参赛团队务必有一名成员添加报名杯赛的答疑钉钉群中，以便及时获取杯赛最新通知及进展，避免遗漏重要信息，群号码及入群方式：点击查看）



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